 |
Acest articol are nevoie de ajutorul dumneavoastră! Puteţi contribui la dezvoltarea şi îmbunătăţirea lui apăsând butonul „modifică pagina”. |
Verilog este un limbaj de descriere a hardware-lui (Hardware Description Language -HDL), destinat descrierii comportamentului şi/sau arhitecturii unui sistem numeric, cu alte cuvinte al unei funcţii logice combinatorii sau secvenţiale. Un sistem numeric poate fi descris, la niveluri diferite, in functie de aspectele care intereseaza. Astfel, un HDL poate descrie, la nivel de comutator, amplasarea traseelor de legatura (firele), a rezistoarelor si tranzistoarelor pe un circuit integrat. Limbajul HD poate descrie sistemul numeric avand in vedere portile logice si bistabilele componente, adica la nivel de porti. La un nivel mai ridicat, sistemul numeric poate fi descris in termenii transferurilor vectorilor de informatie intre registre. Acesta reprezinta Nivelul Transferurilor între Registre (Register Transfer Level - RTL)/Nivelul Fluxului de Date. Limbajul Verilog suporta toate aceste niveluri.
Cuprins |
Limbajul este utilizat în concepţia asistată pe ordinator (CAO) a circuitelor integrate (de exemplu ASIC) sau pentru configurarea FPGA-urilor.
Verilog are o sintaxă asemănătoare cu cea a limbajului C.
Verilog a fost lansat, în 1985, de către Gateway System Corporation, care a fost preluată de către Cadence Design Systems, Inc. Până în 1990, când a luat fiinţa Open Verilog International (OVI), HDL Verilog a fost proprietatea companiei Cadence. Ulterior, Cadence a plasat Verilog în Domeniul Public. Standardul IEEE, pentru Verilog, a apărut in 1995.
